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FPGA Verilog HDL语言中 .V的源文件编写主要要点II

Verilog HDL的编程规范以及模块之间如何调用
1.一个文件至少有一个module
a.module的结构

补充：QSF格式文件的管脚约束也是约束驱动源

格式：

module name(驱动源）;

endmodule

b.module内部的布局
先声明相关的变量-->声明参数和表达式-->逻辑部分
c.注意要点：
（1）当要赋予一个变量储值功能时，要声明为寄存器变量
（2）reg型和wire型的区别：
a).reg型能储值而wire不能
b).wire型敏感度高，能随时变化
应用范围：逻辑运算，assign,实例化的时候。
(3) parameter--用一个易记的名称代替枯燥的数值，经常用于状态机
（4)assign:主要用于逻辑运算，选择，使能

（5）always块（触发条件），不仅仅是电平的跳变，包括某一个值的变化
(6) 函数

function 位宽名称；

至少有一个输入，至多有一个输出值。

endfunction

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