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FPGA培训-语法要点(一) -2010年01月21日

FPGA Verilog HDL语言中module之间的调用要点

1.module之间如何调用
2..v的文件之间的关系
3.调用不在工程中的.v文件中的
module怎么办?

注意:
a.一个工程中用多个.v的文件,
只有一个Top,多个Sub文件
b.module之间调用遵循一个原则:
从顶层的module调用从属的module
c.include的使用原则:
在同一个工程中不使用,在不同工程
中调用要使用。格式如下:
'include “lcd.v”

d.怎样调用:
lcd test(.data_in(rx_ascii),.clk(clk));

 

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