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FPGA培训-知识提纲(3)-2010年01月21日

FPGA培训实验要点--FPGA语法知识



3.5 Verilog HDL的条件语句

3.5.1 if 语句

(1)无分支
if (表达式)
语句;
(2)单级分支
if(表达式)
语句1;
else
语句2;

(3)多级分支
if (表达式1) 语句1;
else if (表达式2) 语句2;
else if(表达式3) 语句3;
。。。。

else 语句n;
注意:
a.0\x\z,按假处理
b.值为1按真 处理
c.else前要有分号
d.if(expression)----if (expression==1)
if(!expression)---if(expression!==1)
e.if ()
begin
if() 语句1 (内嵌if)
end
else 语句2

3.5.2 case语句
(1)case (表达式) <case 分支项> endcase
(2)casez(表达式) endcase;---用来处理不考虑高阻值Z
(3)casex(表达式) endcase;--将高阻值和不定值都不处理

注意:
a.default项可有可无,而且一个case语句中只能有一个
default项
b.所有表达式的值位宽相等
c.if 和case语句只能用于always内部
如果在always块外部使用,三目运算

3.6 其他常用语句
主要有4种:
(1)forever
(2)repeat:可以以指定一条语句要执行多少次
(3)while
(4)for
1.forever语句
格式:
forever 语句;

多条语句:
forever begin
多条语句;
end
2.repeat语句:
语句格式:
repeat (表达式) 语句;

多条语句:
repeat (表达式) begin

多条语句;

end

 

 

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