学员学习本课程应具备下列基础知识：
        ◆ 有数字电路设计和硬件描述语言的基础或自学过相关课程。

        1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
        2、培训结束后免费提供一个月的技术支持，充分保证培训后出效果；
        3、培训合格学员可享受免费推荐就业机会。

1) 逻辑设计理论/ Verilog/ VHDL语言

2) 数字电路验证（verification平台建立/功能测试

3) 设计综合（synthesys）

理论学习之外，以实际项目让学员接触设计，为此提供完整的免费的EDA软件安装服务，导师全程指导计。

数字设计的理论部分具体内容如下:

一 逻辑设计理论/ Verilog/ VHDL语言
1 ) HDL 语言简介
Verilog 语言的产生发展 优势和特点
编译仿真的原理
Verilog 语言各自现状及应用
2）verilog语法
模块的概念与应用
运算符及优先级
赋值的类型与适用
条件语句 循环语句
Initial always task function 说明语句及使用
可综合设计
3）数字系统设计
数据流的设计/控制设计
状态机设计

二 verification平台建立/功能测试
1） 验证环节在ic设计流程中的位置，
2) RTL/网表/FPG验证阶段
3) 验证计划
4)　verification 的方法

三 设计综合（synthesys）
1）综合
综合的概念　
综合库与工具介绍　
综合的过程　
约束／工作环境的设立　
设计要点
优化设计

2）encounter
encounter概念
设计方法

四 实践部分
RTL coding
状态机设计
验证工具的使用

1.架构及设计流程

2.CPU核

1）指令

2）数据缓冲和指令缓冲

4）内部数据ram和指令RAM

3.PT实验

4,scl实验

5，primetime使用流程